三星電子日前宣布，已經成功實現了20nm工藝試驗芯片的流片，這也是迄今為止業內最先進的半導體制造工藝。

　　三星電子此番利用了美國加州電子設計自動化企業Cadence Design Systems提供的一體化數字流程RTL-to-GDSII。這套基于Encounter的流程和方法完全能夠滿足三星20nm試驗芯片從IP集成到設計驗證的復雜需求，包括Encounter數字部署系統、Encounter RTL編譯器、Incisive企業模擬器、Encounter電源系統、QRC Extraction提取工具、Encounter計時系統、Encounter測試與物理驗證系統、Encounter NanoRoute路由等等。

　　三星的試驗芯片由ARM Cortex-M0微處理器和ARM Artisan物理IP組成，不過三星并未透露采用20nm工藝制造的這顆芯片包含了多少晶體管、在核心面積上又有多大。

　　另據了解，三星20nm工藝將使用第二代后柵極(Gate Last)和高K金屬柵極(HKMG)技術，第二代超低K電介質材料，第五代應變硅晶圓，193毫米沉浸式光刻工藝。

　　盡管只是剛剛流片成功，三星的20nm早期工藝設計套裝(PDK)已經向客戶開放，方便他們開始著手下一代新工藝產品的設計。

　　三星和Cadence公司此前就已經有過深入合作，包括在IBM領導的Common Platform(通用平臺);聯盟下的3228nm工藝，以及低功耗HKMG技術等等。