三星研究人員發布了一份詳細的NAND實驗性架構報告，旨在將該技術最大的功耗之一減少多達96%。

這項工作——用于低功耗NAND閃存的鐵電晶體管——由三星先進技術研究院的研究人員完成，發表在《自然》期刊上。 該書描述了一種面向未來3D NAND的鐵電場效應晶體管（FeFET）設計，結合了基于哈夫尼亞的鐵電體和氧化物半導體通道，并引入了近乎零的通電壓作，構成了96%功率降低的基礎。

在現代NAND中，每當讀取或編程單元時，貫穿每條垂直字符串的字線堆棧必須帶有通行電壓。隨著層數增加，開銷也隨之增加，由于層數增加，它現在占陣列總功率的很大一部分。三星團隊認為，擁有寬大內存窗口和最大閾值電壓低于零的鐵電晶體管，可以支持多級工作，而無需阻礙電荷陷阱NAND所依賴的高Vpass以避免干擾。

他們首先在每單元最多五位的平面陣列中演示，隨后在設計模仿三維NAND幾何的短四層垂直串中演示。該結構中的中央門尺寸為25納米，類似于當前商業設備。該團隊定義了一種NAND專屬的能量指標，結合了字線電容的主要貢獻與產生讀寫所需高電壓的內部電荷泵。

通過對全棧的成本進行建模，研究人員估計基于鐵電設計的286層裝置相比同高度的傳統電荷陷阱堆，程序和讀能的總能可降低約94%。在1024層時，降低通電電壓大幅降低電荷泵的功，減少率達到96%。

實驗還涵蓋了保留和循環限制。平面形式下，鐵電電池支持寬大的存儲窗口，并展示了五級編程，盡管在該密度下的耐久性較為有限。PLC類構型可維持數百個周期，而QLC等效的使用在室溫和85°C下均接近一千個周期。 作者指出，在實現完整3D陣列生產資格之前，還需要進一步開發程序抑制方案和負電壓生成。他們還指出，氧化物通道在高溫應力下的行為仍是后續研究的關鍵領域。

目前沒有跡象表明三星計劃基于這項工作發布任何產品。相反，該研究被定位為一項基礎性研究，而該研究本身仍需進一步發展，旨在為潛在的低功耗NAND世代開發，超越當前電荷陷阱路線圖。