Cadence已開發出第三代通用芯片互連快遞（UCIe）IP解決方案，支持臺積電N3P流程中每通道最高64 Gbps的數據速率。這一發展反映了基于芯片組架構的持續勢頭，設計師們推動更高帶寬和更緊密的集成，尤其是在先進節點上。

此次更新具有相關性，因為UCIe IP正日益影響工程師如何處理多芯片集成，尤其是在AI加速器、高性能計算和數據中心平臺中，帶寬密度和能效正成為系統層面的限制。

UCIe IP 目標是高級節點的更高帶寬

據Cadence稱，流片的UCIe IP符合UCIe規范，旨在支持尖端工藝技術下的可擴展的芯片對芯片互連。遷移到臺積電的N3P節點有望實現比早期實現更高的每瓦性能，盡管最終的系統級提升將取決于封裝、集成選擇和工作負載配置文件。

公司將該解決方案定位為更廣泛推動解決隨著設計轉向3nm級節點而出現的功耗、性能和面積權衡的一部分。高速芯片對芯片連接在此背景下變得越來越關鍵，尤其是在單體擴展被異構集成策略取代的情況下。

Cadence指出，該IP支持多種協議，包括AXI、CXS、CHI-C2C、PCIe和CXL，這些協議可簡化集成到多種基于芯片組的系統。這種靈活性對于跨混合供應商生態系統或針對不同平臺重用的歐洲系統設計師可能具有相關意義。

人工智能和高性能計算系統的芯片組連接

UCIe IP每通道64 Gbps，定位支持芯片組間高總帶寬，這是AI和高性能計算工作負載的關鍵需求。Cadence報告的帶寬密度數據因封裝方式而異，表明先進封裝技術仍然是實現高速互連IP全部潛力的關鍵因素。

該解決方案還包括糾錯、車道空間和診斷支持等功能，旨在提升啟動和運行過程中的穩健性。Cadence指出，自校準能力可能減少系統初始化時對固件干預的需求，從而可能縮短開發周期。

“自2018年首次錄音出廠以來，Cadence一直走在全線接口解決方案的前沿。2022年轉向UCIe，過去兩年我們廣泛演示了第一代和第二代UCIe解決方案的硅質證明。“Cadence硅解決方案集團市場副總裁Arif Khan說，“鑒于AI和高性能計算應用對吞吐量和效率的巨大需求，我們自豪地推出了第三代UCIe IP——實現64G的速度。”