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西門子發(fā)布Tessent RTL Pro強(qiáng)化可測試性設(shè)計(jì)能力

西門子數(shù)字化工業(yè)軟件近日推出 Tessent? RTL Pro 創(chuàng)新軟件解決方案，旨在幫助集成電路 (IC) 設(shè)計(jì)團(tuán)隊(duì)簡化和加速下一代設(shè)計(jì)的關(guān)鍵可測試性設(shè)計(jì) (DFT) 任務(wù)。隨著 IC 設(shè)計(jì)規(guī)模不斷增大、復(fù)雜性持續(xù)增長...

西門子 Tessent RTL Pro 2023-10-19

Cadence推出Joules RTL Design Studio，將RTL生產(chǎn)力和結(jié)果質(zhì)量提升到新的高度

·? ?將 RTL 收斂速度加快 5 倍，結(jié)果質(zhì)量改善 25%·? ?RTL 設(shè)計(jì)師可快速準(zhǔn)確地了解物理實(shí)現(xiàn)指標(biāo)，根據(jù)提供的指引有效提升 RTL 性能·? ?與 Cadence Cerebrus 和 Cadence Je...

Cadence RTL 2023-07-17

Cadence擴(kuò)展JasperGold平臺(tái)用于高級(jí)形式化RTL簽核

　　楷登電子(美國Cadence公司)今日正式發(fā)布JasperGold? 形式驗(yàn)證平臺(tái)擴(kuò)展版，引入高級(jí)形式化驗(yàn)證技術(shù)的JasperGold Superlint和Clock Domain&nb...

Cadence RTL 2017-06-05

如何通過RTL分析、SDC約束和綜合向?qū)Ц焱瞥鯢PGA設(shè)計(jì)

EDA 公司和 FPGA 廠商不斷開發(fā)新的工具和方法，推進(jìn)繁瑣任務(wù)的自動(dòng)化，幫助設(shè)計(jì)團(tuán)隊(duì)集中精力做好創(chuàng)造性工作。下面我們就來看看 FPGA 工具流程的演進(jìn)發(fā)展，了解一下現(xiàn)代 FPGA 團(tuán)隊(duì)是如何利用 RTL分析、約束生成...

RTL SDC 2017-06-04

Mentor Graphics Catapult 平臺(tái)將設(shè)計(jì)啟動(dòng)到驗(yàn)證收斂的

　　Mentor Graphics 公司今天發(fā)布了最新版的 Catapult? 平臺(tái)。與傳統(tǒng)手工編碼的寄存器傳輸級(jí) (RTL) 相比，該平臺(tái)將硬件設(shè)計(jì)的時(shí)間從設(shè)計(jì)啟動(dòng)到 RTL 驗(yàn)證收斂縮短了 50%。雖然現(xiàn)有的高級(jí)綜合...

Mentor RTL 2016-06-12

數(shù)字電路設(shè)計(jì)入門之?dāng)?shù)字設(shè)計(jì)的任務(wù)和兩項(xiàng)基本功

　　這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路，我推薦的一本書就是--《數(shù)字設(shè)計(jì)-原理與實(shí)踐》，其他的深入點(diǎn)可以看看《完整數(shù)字設(shè)計(jì)》;而對(duì)于硬件描述語言呢?有兩個(gè)原則，一個(gè)是買書的原則，一個(gè)是...

Verilog RTL 2016-04-20

FPGA入門者必讀寶典：詳述開發(fā)流程每一環(huán)節(jié)的物理含義和實(shí)現(xiàn)目標(biāo)

　　要知道，要把一件事情做好，不管是做哪們技術(shù)還是辦什么手續(xù)，明白這個(gè)事情的流程非常關(guān)鍵，它決定了這件事情的順利進(jìn)行與否。同樣，我們學(xué)習(xí)FPGA開發(fā)數(shù)字系統(tǒng)這個(gè)技術(shù)，先撇開使用這個(gè)技術(shù)的基礎(chǔ)編程語言的具體語法、使用工具和...

FPGA RTL 2015-08-27

精確估算SoC設(shè)計(jì)動(dòng)態(tài)功率的新方法

　　通過省去基于文件的流程，新工具可提供完整的 RTL 功率探測和精確的門級(jí)功率分析流程。　　在最近發(fā)布的一篇文章中，筆者強(qiáng)調(diào)了當(dāng)前動(dòng)態(tài)功耗估算方法的內(nèi)在局限性。簡單來說，當(dāng)前的方法是一個(gè)基于文件的流程，其中包括兩個(gè)...

SoC RTL 2015-08-05

精確估算SoC設(shè)計(jì)動(dòng)態(tài)功率的新方法

SoC RTL 2015-08-01

不同的verilog代碼風(fēng)格看RTL視圖之三

　　我們來做一個(gè)4選一的Mux的實(shí)驗(yàn)，首先是利用if…else語句來做，如下。　　(由輸入xsel來選擇輸出的路數(shù)xin0,xin1,xin2,xin3其一，輸出yout) 　　Ex3: 　　input clk;...

verilog RTL 2015-02-06

不同的verilog代碼風(fēng)格看RTL視圖之二

　　這次要說明的一個(gè)問題是我在做一個(gè)480*320液晶驅(qū)動(dòng)的過程中遇到的，先看一個(gè)簡單的對(duì)比，然后再討論不遲。　　這個(gè)程序是在我的液晶驅(qū)動(dòng)設(shè)計(jì)中提取出來的。假設(shè)是x_cnt不斷的增加，8bit的x_cnt加一個(gè)周期回...

verilog RTL 2015-01-26

不同的verilog代碼風(fēng)格看RTL視圖之一

　　剛開始玩CPLD/FPGA開發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點(diǎn)稍微復(fù)雜的程序，如果不注意coding style，很容易就溢出了。當(dāng)時(shí)...

FPGA verilog 2015-01-21

淺淡邏輯設(shè)計(jì)的學(xué)習(xí)(一)

　　我接觸邏輯設(shè)計(jì)有三年多的時(shí)間了，說是三年，其實(shí)真正有大的提高就是在公司實(shí)習(xí)的那一年期間。在即將去公司報(bào)到之前，把一些東西寫下來，希望讓大家少走些彎路。　　學(xué)習(xí)邏輯設(shè)計(jì)首先要有項(xiàng)目掛靠，如果你覺得未來一段時(shí)間你都不...

邏輯設(shè)計(jì) IC 2014-11-08

解析FPGA低功耗設(shè)計(jì)

　　在項(xiàng)目設(shè)計(jì)初期，基于硬件電源模塊的設(shè)計(jì)考慮，對(duì)FPGA設(shè)計(jì)中的功耗估計(jì)是必不可少的。筆者經(jīng)歷過一個(gè)項(xiàng)目，整個(gè)系統(tǒng)的功耗達(dá)到了100w,而單片F(xiàn)PGA的功耗估計(jì)得到為20w左右，有點(diǎn)過高了，功耗過高則會(huì)造成發(fā)熱量增大，...

FPGA 低功耗 2014-10-31

Excellicon工具被燦芯半導(dǎo)體采用，用以縮短時(shí)序收斂過程加快產(chǎn)品交付

　　Excellicon公司，一家時(shí)序約束分析和調(diào)試解決方案的供應(yīng)商，可以提供自動(dòng)化的時(shí)序約束編輯、編譯、管理、實(shí)現(xiàn)和驗(yàn)證，日前宣布其產(chǎn)品被燦芯半導(dǎo)體采用，燦芯半導(dǎo)體是一家背靠中芯國際集成電路制造有限公司的設(shè)計(jì)服務(wù)公司，...

Excellicon 燦芯 2014-04-02

Synopsys IC Compiler II改變?cè)O(shè)計(jì)游戲規(guī)則后端物理設(shè)計(jì)吞吐量提高10倍

　　亮點(diǎn)：　　設(shè)計(jì)規(guī)劃速度提升了10倍，實(shí)現(xiàn)速度提升了5倍，容量提升了2倍?–?它們共同使吞吐量加速了10倍　　構(gòu)建于全新的可擴(kuò)展基礎(chǔ)架構(gòu)、時(shí)序和解析優(yōu)化引擎之上　　已經(jīng)在成熟和新興的技術(shù)節(jié)點(diǎn)上成功生產(chǎn)流片　　為加速芯片...

Synopsys IC 2014-03-25

Cadence宣布并購Forte Design Systems

全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)日前宣布，已經(jīng)達(dá)成了一項(xiàng)最終協(xié)議，收購以SystemC為基礎(chǔ)的高階綜合(HLS)與算法IP供應(yīng)商Forte Design Systems。...

Cadence SystemC 2014-02-10

如何調(diào)試數(shù)字硬件設(shè)計(jì)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園...

數(shù)字硬件 RTL 2014-01-27

基于時(shí)序邏輯等效性檢查方法的RTL驗(yàn)證

寄存器傳輸級(jí)(RTL)驗(yàn)證在數(shù)字硬件設(shè)計(jì)中仍是瓶頸。行業(yè)調(diào)研顯示，功能驗(yàn)證占整個(gè)設(shè)計(jì)工作的70%。但即使把重點(diǎn)放在驗(yàn)證上面，仍有超過60%的設(shè)計(jì)出帶需要返工。其主要原因是在功能驗(yàn)證過程中暴露出來的邏輯或功能瑕疵和...

RTL 時(shí)序邏輯 2013-04-16

用RTL測試平臺(tái)驗(yàn)證事務(wù)級(jí)IP模型

在系統(tǒng)級(jí)芯片設(shè)計(jì)中，設(shè)計(jì)驗(yàn)證是一項(xiàng)十分重要的工作。傳統(tǒng)的驗(yàn)證方法雖然比較簡單，但對(duì)設(shè)計(jì)工程師要求很高，而且驗(yàn)證時(shí)間過長。本文介紹開放式設(shè)計(jì)和驗(yàn)證語言SystemC，通過該語言可實(shí)現(xiàn)RTL測試平臺(tái)的復(fù)用，降低驗(yàn)證...

RTL 測試平臺(tái) 2012-05-21

Cadence推出新一代Encounter RTL-to-GDSII流程

全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，日前宣布推出最新版Cadence? Encounter? RTL-to-GDSII流程，面向高性能千兆級(jí)設(shè)計(jì)，包括在20納米最新技術(shù)節(jié)點(diǎn)上的...

Cadence RTL-to-GDSII 2012-03-06

基于RTL綜合策略的狀態(tài)機(jī)優(yōu)化方案

　有限狀態(tài)機(jī)及其設(shè)計(jì)技術(shù)是數(shù)字系統(tǒng)設(shè)計(jì)中的重要組成部分，是實(shí)現(xiàn)高效率、高可靠性邏輯控制的重要途徑。大部分?jǐn)?shù)字系統(tǒng)都可以劃分為控制單元和數(shù)據(jù)單元兩個(gè)組成部分。通常，控制單元的主體是一個(gè)狀態(tài)機(jī)，它接收外部...

RTL 策略 2012-01-04

在FPGA設(shè)計(jì)中使用Precision RTL 綜合實(shí)例

在FPGA設(shè)計(jì)中使用Precision RTL 綜合實(shí)例,數(shù)字濾波器通常分成有限脈沖響應(yīng)（finite impulse response，也就是FIR）和無限脈沖響應(yīng)（infinite impulse response，...

綜合實(shí)例 2010-06-24

Synopsys綜合和布局及布線生產(chǎn)效率提升兩倍

　　Synopsys日前宣布，在其Galaxy設(shè)計(jì)實(shí)現(xiàn)平臺(tái)中推出了最新的RTL綜合工具Design Compiler 2010，它將綜合和物理層實(shí)現(xiàn)流程增速了兩倍。Design Compiler自1988年問世以來，隨著...

Synopsys RTL 2010-04-08

Design Compiler 2010將綜合和布局及布線的生產(chǎn)效率提高2倍

　　全球領(lǐng)先的半導(dǎo)體設(shè)計(jì)、驗(yàn)證和制造的軟件及知識(shí)產(chǎn)權(quán)(IP)供應(yīng)商新思科技有限公司日前宣布：該公司在其Galaxy™設(shè)計(jì)實(shí)現(xiàn)平臺(tái)中推出了最新的創(chuàng)新RTL綜合工具Design Compiler 2010，它將綜...

Synopsys Galaxy 2010-04-07

中芯國際和新思科技攜手推出Reference Flow 4.0

　　全球領(lǐng)先的半導(dǎo)體設(shè)計(jì)、驗(yàn)證和制造軟件及知識(shí)產(chǎn)權(quán)(IP)供應(yīng)商新思科技公司與中國內(nèi)地最大的芯片代工企業(yè)中芯國際集成電路制造有限公司日前宣布，將攜手推出全新的65納米R(shí)TL-to-GDSII參考設(shè)計(jì)流程4.0(Refer...

中芯國際 65納米 2009-06-24

利用現(xiàn)成FPGA開發(fā)板進(jìn)行ASIC原型開發(fā)

2004年12月在一項(xiàng)由Synplicity公司委托的調(diào)查中，全世界超過20,000名開發(fā)者被詢問關(guān)于他們的硬件輔助ASIC驗(yàn)證......

FPGA ASIC 2009-04-17

Magma　最新版Talus Design面世

　　美國加州圣荷塞 2009年4月14日– 芯片設(shè)計(jì)解決方案供應(yīng)商微捷碼（Magma®）設(shè)計(jì)自動(dòng)化有限公司（納斯達(dá)克代碼：LAVA）日前宣布，該公司面向先進(jìn)集成電路的全芯片綜合產(chǎn)品Talus®...

Magma RTL 2009-04-15

Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級(jí)產(chǎn)品

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級(jí)芯片I...

Cadence RTL 2008-07-16

CADENCE與Common Platform及ARM合作提供45納米R(shí)TL-to-GDSII參考流程

　　全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Co...

CADENCE Common Platform 2008-06-16

提高DFT設(shè)計(jì)測試覆蓋率的有效方法

伴隨著現(xiàn)代大規(guī)模集成電路制造工藝的快速發(fā)展，設(shè)計(jì)工程師必需直面芯片制造過程中可能產(chǎn)生的物理缺陷。現(xiàn)......

寄存器邏輯 2008-05-26

新型高精度時(shí)鐘芯片RTL-4553

　　摘要：介紹EPSON公司最新推出的高精度時(shí)鐘芯片RTC-4553的功能與特點(diǎn)。包括內(nèi)部結(jié)構(gòu)及引腳、功能控制和單字節(jié)的讀程序。關(guān)鍵詞：單片機(jī) 時(shí)鐘芯片 RTC-4553 　　...

時(shí)鐘芯片 RTL-4553 2007-08-21

8位單片機(jī)與以太網(wǎng)控制器RTL8029接口的VHDL設(shè)計(jì)

以CPLD為器件，采用VHDL語言，設(shè)計(jì)了51單片機(jī)與32位PCI總線以太網(wǎng)控制器RTL8029之間的接口邏輯，實(shí)現(xiàn)了8位單片機(jī)與3 2位以太網(wǎng)控制器之間的通信。...

VHDL RTL 2006-06-21

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RTL

西門子發(fā)布Tessent RTL Pro強(qiáng)化可測試性設(shè)計(jì)能力

Cadence推出Joules RTL Design Studio，將RTL生產(chǎn)力和結(jié)果質(zhì)量提升到新的高度

Cadence擴(kuò)展JasperGold平臺(tái)用于高級(jí)形式化RTL簽核

如何通過RTL分析、SDC約束和綜合向?qū)Ц焱瞥鯢PGA設(shè)計(jì)

Mentor Graphics Catapult 平臺(tái)將設(shè)計(jì)啟動(dòng)到驗(yàn)證收斂的

數(shù)字電路設(shè)計(jì)入門之?dāng)?shù)字設(shè)計(jì)的任務(wù)和兩項(xiàng)基本功

FPGA入門者必讀寶典：詳述開發(fā)流程每一環(huán)節(jié)的物理含義和實(shí)現(xiàn)目標(biāo)

精確估算SoC設(shè)計(jì)動(dòng)態(tài)功率的新方法

精確估算SoC設(shè)計(jì)動(dòng)態(tài)功率的新方法

不同的verilog代碼風(fēng)格看RTL視圖之三

不同的verilog代碼風(fēng)格看RTL視圖之二

不同的verilog代碼風(fēng)格看RTL視圖之一

淺淡邏輯設(shè)計(jì)的學(xué)習(xí)(一)

解析FPGA低功耗設(shè)計(jì)

Excellicon工具被燦芯半導(dǎo)體采用，用以縮短時(shí)序收斂過程加快產(chǎn)品交付

Synopsys IC Compiler II改變?cè)O(shè)計(jì)游戲規(guī)則后端物理設(shè)計(jì)吞吐量提高10倍

Cadence宣布并購Forte Design Systems

如何調(diào)試數(shù)字硬件設(shè)計(jì)

基于時(shí)序邏輯等效性檢查方法的RTL驗(yàn)證

用RTL測試平臺(tái)驗(yàn)證事務(wù)級(jí)IP模型

Cadence推出新一代Encounter RTL-to-GDSII流程

基于RTL綜合策略的狀態(tài)機(jī)優(yōu)化方案

在FPGA設(shè)計(jì)中使用Precision RTL 綜合實(shí)例

Synopsys綜合和布局及布線生產(chǎn)效率提升兩倍

Design Compiler 2010將綜合和布局及布線的生產(chǎn)效率提高2倍

中芯國際和新思科技攜手推出Reference Flow 4.0

利用現(xiàn)成FPGA開發(fā)板進(jìn)行ASIC原型開發(fā)

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Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級(jí)產(chǎn)品

CADENCE與Common Platform及ARM合作提供45納米R(shí)TL-to-GDSII參考流程

提高DFT設(shè)計(jì)測試覆蓋率的有效方法

新型高精度時(shí)鐘芯片RTL-4553

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ADI家庭總線數(shù)據(jù)線供電解決方案

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