HBM（高帶寬內存）作為當前 AI 加速器 GPU 的核心配置，憑借垂直堆疊的薄 DRAM 芯片結構，以超高數據帶寬為 AI 訓練與推理提供了關鍵支撐，成為 AI 算力爆發的重要基石。

然而，HBM 存在兩大顯著短板：一是成本居高不下，其價格較普通 DDR 內存高出一個數量級；二是容量增長受限，受限于 DRAM 內存密度縮放的技術瓶頸，即便如英偉達 Blackwell GPU 搭載 8 個 24GB HBM3e 芯片堆棧（總容量 192GB），也難以滿足模型規模爆炸式增長、上下文長度拓展及 AI 視頻生成帶來的海量內存需求。在此背景下，開發成本更低、容量更大的替代技術成為產業共識，類 HBM 技術陣營加速崛起，推動 AI 存儲賽道進入多元化競爭時代。

SPHBM4：標準封裝重構 HBM 應用邊界

JEDEC 固態存儲協會近期宣布，接近完成 SPHBM4 標準制定（"SP"即"Standard Package"標準封裝）。作為 HBM4 的衍生技術，SPHBM4 沿用了與 HBM4 完全一致的 DRAM 芯片與堆疊架構，在單堆棧容量上保持同等水平，核心差異在于接口基礎裸片（Interface Base Die）的設計優化——可直接搭載于標準有機基板，而非傳統 HBM4 依賴的硅基板，徹底改變了 HBM 的物理集成方式。

在性能參數方面，HBM4 堆棧采用 2048 位接口，較此前 1024 位接口實現翻倍，這是自 2015 年 HBM 技術問世以來的最大突破；而 SPHBM4 則將單堆棧接口位數降至 512 位，通過提升工作頻率與采用 4:1 串行化技術，實現了與 HBM4 相當的數據傳輸速率，同時放寬了有機基板所需的凸點間距，降低了封裝難度。更重要的是，有機基板布線賦予 SPHBM4 更長的 SoC 到內存通道支持能力，使其能夠通過增加堆棧數量進一步提升總內存容量，為高容量需求場景提供了新的解決方案。

值得強調的是，SPHBM4 絕非"低成本版 HBM"或"降配替代方案"，其存儲核心性能與 HBM4 一脈相承，核心價值在于打破了 HBM"高價、僅限 AI 加速器專用"的應用局限。隨著標準落地，HBM 技術有望拓展至 CPU、網絡芯片、云端 ASIC 等更多場景，推動市場規模實現實質性擴容。對于 SK 海力士、三星電子、美光三大存儲巨頭而言，SPHBM4 與現有 HBM 共用 DRAM 芯片的特性，使其能在保持高端技術競爭力的同時，收獲新增市場需求，而封裝制約的緩解也將讓大規模穩定供應能力轉化為新的競爭優勢。

HBF：高帶寬閃存開啟容量競賽新篇章

HBF（High Bandwidth Flash，高帶寬閃存）結構與堆疊 DRAM 芯片的 HBM 類似，是一種通過堆疊 NAND 閃存而制成的產品。與 DRAM 相比，NAND 閃存的容量密度優勢顯著，相同占用空間下，NAND 容量可達 DRAM 的 10 倍，這一特性完美契合 AI 場景對大容量存儲的迫切需求。HBF 通過硅穿孔（TSV）技術實現多層 NAND 芯片垂直堆疊，采用先進 3D 堆疊架構與芯片到晶圓鍵合技術，構建了密集互連的存儲結構。

在性能與容量平衡上，HBF 展現出突出優勢：每個封裝可堆疊多達 16 個 NAND 芯片，支持多 NAND 陣列并行訪問，帶寬可達 1.6TB/s 至 3.2TB/s，與 HBM3 處于同一水平；同時，HBF 以相近成本實現了遠超 HBM 的容量——單堆棧容量最高可達 512GB，8 個堆棧即可實現 4TB 總容量，是 HBM 的 8-16 倍。此外，HBF 打破傳統 NAND 設計，實現獨立訪問的存儲器子陣列，超越傳統多平面方法，進一步提升了并行訪問能力與吞吐量。

不過，受限于 NAND 閃存的固有特性，HBF 延遲高于 DRAM，因此更適用于讀取密集型 AI 推理任務，而非延遲敏感型應用。盡管尚未量產，但 HBF 已吸引產業巨頭紛紛布局：2025 年 2 月，SanDisk 率先推出 HBF 原型并成立技術顧問委員會；同年 8 月，SanDisk 與 SK 海力士簽署諒解備忘錄，推進規格標準化與生態建設，計劃 2026 年下半年交付工程樣品，2027 年初實現商用；三星電子已啟動自有 HBF 產品的概念設計，Kioxia 在 2025 年 FMS 上展示了單模塊容量 5TB、帶寬 64GB/s 的原型產品；國產廠商亦不甘落后，目前也正在切入 HBF 市場，其產品契合 AI"云-端協同"趨勢，為端側 AI 推理提供高帶寬、大容量支撐，助力 AI 終端應用落地。

HBS 存儲：終端 AI 的低成本高性能選擇

在 HBM 主導數據中心 AI 場景的同時，SK 海力士針對智能手機、平板電腦等終端設備的 AI 算力需求，正在研發高帶寬存儲（HBS）技術，旨在攻克終端 AI 的存儲性能瓶頸。HBS 采用垂直導線扇出（VFO）封裝工藝，將最多 16 層 DRAM 與 NAND 芯片垂直堆疊，通過直線直接連接芯片的方式，替代傳統彎曲導線連接，大幅縮短了電信號傳輸路徑（僅為傳統內存的 1/4 以下），有效減少信號損耗與延遲，同時支持更多 I/O 通道。

性能層面，VFO 封裝技術使 HBS 的能效提升 4.9%，封裝厚度減少 27%，僅增加 1.4% 的散熱量，實現了性能與形態的優化平衡；成本層面，HBS 無需采用硅通孔（TSV）工藝，芯片制造無需穿孔，顯著提升了良率并降低了生產成本，為終端設備廠商的采用提供了便利。盡管 SK 海力士尚未公布 HBS 的具體量產時間表，但該技術有望為終端設備帶來更強大的本地 AI 處理能力，推動 AI 應用從云端向終端普及，重塑終端智能生態。

HMC 存儲：經典技術的差異化回歸

HMC（Hybrid Memory Cube，混合內存立方體）由美光與英特爾聯合開發，最初旨在解決 DDR3 的帶寬瓶頸，其核心結構是通過 3D TSV 技術將 4 個 DRAM Die 連接到堆棧底層的邏輯控制芯片。與 HBM 相比，HMC 省去了中介層（Interposer），直接通過 ABF 載板實現互聯，結構更簡潔，延遲更低，但帶寬能力通常弱于 HBM，且對載板走線密度和系統級設計能力提出了更高要求。

在 HBM 推出并成為 JEDEC 行業標準后，HMC 曾逐漸邊緣化，美光于 2018 年宣布放棄該技術并轉向 HBM。然而，隨著 AI 存儲對成本與差異化的需求日益凸顯，HMC 再次進入產業視野。成本與功耗維度上，HMC 因無需中介層，規避了 HBM 因 interposer 和先進封裝帶來的良率壓力，制造成本更低，供應鏈可控性更強，盡管其極限帶寬和能效密度不及 HBM，但功耗密度相對更高、系統設計復雜度上升的代價，在特定場景下可通過差異化優化彌補。未來，HMC 有望在定制化 AI 系統中找到立足之地，成為算力、存儲與先進封裝深度融合的重要選項。

如今，AI 產業正告別單一 HBM 主導的時代，邁入技術路線多元化的新階段。無論是英偉達推動的新型 DRAM 模組 SOCAMM，還是以 HBF 為代表的 3D NAND 垂直堆疊架構，亦或是 SPHBM4、HBS、HMC 等差異化技術，AI 存儲的競爭核心已從單一技術性能比拼，轉向成本、量產能力與系統級整體效率的綜合較量。

未來市場格局將呈現清晰的差異化分工：HBM 仍將主導通用 AI 加速卡與高端 HPC 場景，憑借極致帶寬滿足核心算力需求；SPHBM4 將拓展 HBM 的應用邊界，滲透至更多通用計算場景；HBF 將在 AI 推理等大容量、高帶寬需求場景占據優勢；HBS 將賦能終端 AI 設備，推動智能終端普及；HMC 等定制化方案則將在特定 AI 系統中實現差異化落地。隨著各類技術的持續迭代與生態完善，AI 存儲賽道將迎來更為激烈的競爭與創新，為 AI 產業的持續爆發提供堅實支撐。