你有沒有想過芯片組是什么？可以把它看作是一小塊專用的硅片（“芯片”），設計用來與其他芯片集成在同一封裝內，因此成品器件表現得像一塊大型芯片。設計師沒有打造龐大的單體SoC，而是將計算、I/O、內存接口及其他功能拆分為混合搭配的構建模塊，然后用高速的點對位鏈路連接起來。它的吸引力在于更高的良率、更多的重復使用，以及可以將每個功能放在最適合它的工藝節點上。

Cadence 的核心布局

Cadence正試圖通過將知識產權合作伙伴和包裝技術納入“規格到組件”流程，使芯片組不再是定制的科學項目。它的理念是，從芯片組規范出發，用Cadence和第三方IP組裝框架，然后通過更可重復的實現和驗證路徑推進。Cadence表示，目標是降低針對“物理AI”、數據中心和高性能計算工作負載的多芯片設計的集成風險。

框圖展示了CPU、系統和AI芯片組作為模塊化芯片連接在同一封裝設備內，并可選配域專用芯片組。

本次發布的一大亮點，在于 Cadence 著重強調預驗證芯片組及配套封裝方案，而非簡單地 “提供 IP 后讓客戶自行摸索”。已公布的合作伙伴包括 Arm、Arteris、eMemory、M31、Silicon Creations、Trilinear Technologies 與 proteanTecs；同時，Cadence 還與三星晶圓代工部門（Samsung Foundry）達成合作，計劃基于三星 SF5A 工藝打造硅原型演示產品。此外，Cadence 表示將借助 Arm 的 Zena 計算子系統及其他 IP，進一步完善其芯粒平臺與框架。

預驗證的關鍵意義

芯片設計的難點不僅在于單個模具;它就是驗證芯片對芯片接口的行為，包括封裝信號完整性、功率輸出和散熱，然后當某個模塊發生變化時再驗證一次。Cadence將預驗證芯片組定位為縮短“未知未知”階段的一種方式，流程涵蓋仿真/仿真和物理實現。有關基本公告詳情，請參見Cadence的合作伙伴生態系統發布。

芯片組已經成為活躍話題：Cadence一直活躍于die-to-die互連和工具開發，包括早期對其UCIe工作的報道。如果Cadence真的能把預驗證芯片組變成“選件、打包、驗證”而不是“自己發明集成手冊”，這對于試圖按計劃發貨的團隊來說，將是一個有意義的轉變。