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Quartus

Quartus II是Altera公司推出的CPLD/F[GA開發(fā)工具，Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： 1)可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實體文件； 2)芯片（電路）平面布局連線編輯； 3)LogicLock增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； 4)功能強(qiáng)大的邏輯綜合工具； 5) 完備的電路功能仿真與時序邏輯仿真工具； 6)定時/時序分析與關(guān)鍵路徑延時分析； 7)可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析； 8) 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； 10)使用組合編譯方式可一次完成整體設(shè)計流程； 11)自動定位編譯錯誤； 12)高效的期間編程與驗證工具； 13)可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件； 14)能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。 。

  • Quartus資訊

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QUARTUS II中IP核的調(diào)用方法（圖文詳解）

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Altera推出Quartus? II軟件12.1版

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關(guān)于quartus生成IP核的仿真出錯問題的解決

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Quartus II 中Tsu/Tco 的約束方法

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