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高云半導(dǎo)體自主研發(fā)的邏輯綜合工具Gowin Synthesis支持VHDL硬件描述語言

全球增長最快的可編程邏輯公司-廣東高云半導(dǎo)體科技股份有限公司（以下簡稱“高云半導(dǎo)體”）近日宣布，高云半導(dǎo)體自主研發(fā)的邏輯綜合工具Gowin Synthesis支持VHDL（Very-High-Speed Integrat...

半導(dǎo)體 VHDL 2020-04-01

一文看懂VHDL和Verilog有何不同

　　當(dāng)前最流行的硬件設(shè)計(jì)語言有兩種，即 VHDL 與 Verilog HDL，兩者各有優(yōu)劣，也各有相當(dāng)多的擁護(hù)者。VHDL 語言由美國軍方所推出，最早通過國際電機(jī)工程師學(xué)會(IEEE)的標(biāo)準(zhǔn)，在北美及歐洲應(yīng)用非常普遍。而...

VHDL Verilog 2018-11-08

VHDL語言實(shí)現(xiàn)的幀同步算法

數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接設(shè)備中最重要的部分，他包括幀同步碼的產(chǎn)生和幀同步碼的識別，其中接收端的幀同步識別電路的結(jié)構(gòu)對同步性能的影響是主...

VHDL 幀同步 2018-09-11

基于CPLD的測試系統(tǒng)接口設(shè)計(jì)

介紹了一種用CPLD(復(fù)雜可編程邏輯器件)作為核心控制電路的測試系統(tǒng)接口，通過時cPLD和竹L電路的比較及cPLD在系統(tǒng)中實(shí)現(xiàn)的強(qiáng)大功能，論述了CPLD在測試系...

EDA CPLD 2018-07-27

基于VHDL邏輯電路設(shè)計(jì)與應(yīng)用

隨著集成電路技術(shù)的高速發(fā)展，VHDL已成為設(shè)計(jì)數(shù)字硬件時常用的一種重要手段。介紹EDA技術(shù)及VHDL語言特點(diǎn)，以串行加法器為例，分析串行加法器的工作原理...

EDA VHDL 2018-07-27

基于FPGA的Petri網(wǎng)的硬件實(shí)現(xiàn)

Petri網(wǎng)是異步并發(fā)現(xiàn)象建模的重要工具，Petri網(wǎng)的硬件實(shí)現(xiàn)將為并行控制器的設(shè)計(jì)提供一種有效的途徑.本文在通用的EDA軟件Max+PlusII中，研究了基本Petr...

EDA技術(shù) FPGA 2018-07-27

基于FPGA的數(shù)字密碼鎖

基于FPGA的數(shù)字密碼鎖-本文介紹了一種以FPGA 為基礎(chǔ)的數(shù)字密碼鎖。采用自頂向下的數(shù)字系統(tǒng)設(shè)計(jì)方法，將數(shù)字密碼鎖系統(tǒng)分解為若干子系統(tǒng)，并且進(jìn)一步細(xì)劃為若干模塊，然后用硬件描述語言VHDL 來設(shè)計(jì)這些模塊，同時...

VHDL FPGA 2017-10-20

引入EDA技術(shù)進(jìn)行數(shù)字電路設(shè)計(jì)的方案

本文介紹了EDA技術(shù)主要特點(diǎn)和功能，并對將EDA技術(shù)引入到數(shù)字電路設(shè)計(jì)工作方案進(jìn)行了探討。...

EDA技術(shù) PCB 2017-06-13

基于VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用

VHDL超高速集成電路硬件描述語言是隨著集成電路系統(tǒng)化和高度集成化逐步發(fā)展起來的，是一種用于數(shù)字系統(tǒng)設(shè)計(jì)、測試，面向多領(lǐng)域、多層次的IEEE標(biāo)準(zhǔn)硬件描述語言。...

VHDL Max+PlusⅡ 2017-06-07

EDA中的車載DVD位控主要VHDL源程序

EDA中的車載DVD位控主要VHDL源程序...

車載DVD VHDL 2017-06-06

FPGA系列相關(guān)圖書介紹

FPGA系列相關(guān)圖書介紹...

VHDL FPGA 2017-06-06

基于FPGA的數(shù)字式心率計(jì)的設(shè)計(jì)實(shí)現(xiàn)

心率計(jì)是常用的醫(yī)學(xué)檢查設(shè)備，實(shí)時準(zhǔn)確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅能夠反映心率的快慢。同時能反映心率是否勻齊；平均心率雖只能反映心率的...

VHDL 數(shù)字式 2017-06-06

VHDL結(jié)構(gòu)體的行為描述法

所謂結(jié)構(gòu)體的行為描述（behavioral descriptions），即對設(shè)計(jì)實(shí)體按算法的路徑來描述。行為描述在EDA工程中稱為高層次描述或高級描述，...

VHDL 結(jié)構(gòu)體 2017-06-06

異步FIFO的VHDL設(shè)計(jì)

本文給出了一個利用格雷碼對地址編碼的羿步FIFO的實(shí)現(xiàn)方法，并給出了VHDL程序，以解決異步讀寫時鐘引起的問題。...

異步 FIFO 2017-06-06

VHDL結(jié)構(gòu)體的結(jié)構(gòu)化描述法

在結(jié)構(gòu)體中，設(shè)計(jì)任務(wù)的程序包內(nèi)定義了一個8輸入與門（and8）和一個二異或非門（xnor2）。把該程序包編譯到庫中，可通過USE從句來調(diào)用這些元件，并從work庫中的gatespkg程序包里獲取標(biāo)準(zhǔn)化元件。...

VHDL 結(jié)構(gòu)體 2017-06-06

VHDL結(jié)構(gòu)體的數(shù)據(jù)流描述法

據(jù)流描述（dataflow description）是結(jié)構(gòu)體描述方法之一，它描述了數(shù)據(jù)流程的運(yùn)動路徑、運(yùn)動方向和運(yùn)動結(jié)果。例如，同樣是一個8位比較器采用數(shù)據(jù)流法編程...

VHDL 結(jié)構(gòu)體 2017-06-06

用VHDL設(shè)計(jì)實(shí)現(xiàn)的有線頂盒信源發(fā)生方案

VHDL是隨著可編輯邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC(超高速集成電路)計(jì)劃的一部分，并于1986年和1987年分別成為美國國防部和IEEE的工業(yè)標(biāo)準(zhǔn)。作為一種硬件設(shè)...

VHDL 有線頂盒 2017-06-06

Verilog語言要素

Verilog HDL 中的標(biāo)識符 (identifier) 可以是任意一組字母、數(shù)字、 $ 符號和 _( 下劃線 ) 符號的組合，但標(biāo)識符的第一個字符必須是字母或者下劃線。另外，標(biāo)識符是區(qū)分大小寫的。...

Verilog 語言要素 2017-06-06

Verilog HDL的歷史及設(shè)計(jì)流程

Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moor...

VerilogHDL VHDL 2017-06-06

SystemVerilog語言簡介

Verilog模塊之間的連接是通過模塊端口進(jìn)行的。為了給組成設(shè)計(jì)的各個模塊定義端口，我們必須對期望的硬件設(shè)計(jì)有一個詳細(xì)的認(rèn)識。不幸的是，在設(shè)計(jì)的早期，我們很難把握設(shè)計(jì)的細(xì)節(jié)。...

SystemVerilog 語言 2017-06-06

HDL語言種類

HDL 語言在國外有上百種。高等學(xué)校、科研單位、 EDA 公司都有自己的 HDL 語言。現(xiàn)選擇較有影響的作簡要介紹。...

HDL VHDL 2017-06-06

Verilog HDL和VHDL的比較

這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個是因?yàn)?VHDL 是美國軍方組織開發(fā)的，而 Ver...

Verilog VHDL 2017-06-06

什么是VHDL?

VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ，即超高速集成電路硬件描述語言。 HDL 發(fā)展的技術(shù)源頭是：在...

VHDL 2017-06-06

VHDL設(shè)計(jì)的串口通信程序

本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在PC機(jī)上安裝一個串口調(diào)試工具來驗(yàn)證程序的功能。程序?qū)崿F(xiàn)了一個收發(fā)一幀10個bit（即無奇偶校驗(yàn)位）的串口控制器，10個bit是1位起始位，8個數(shù)據(jù)位，1個結(jié)束...

VHDL 串口通信 2017-06-06

基于CPLD的字符疊加器的設(shè)計(jì)

本文提出一種基于CPLD的簡易字符疊加器，具有成本低、抗干擾性能好等特點(diǎn)，適用于視頻監(jiān)控。由于采用了CPLD器件，增強(qiáng)了系統(tǒng)集成度和設(shè)計(jì)靈活性。...

字符疊加器 RAM 2017-06-06

VHDL編碼中面積優(yōu)化探討

功能強(qiáng)大的EDA開發(fā)軟件和專業(yè)的綜合工具的不斷發(fā)展，使應(yīng)用VHDL進(jìn)行PLD設(shè)計(jì)變得更簡單、更快捷。但決不能忽視VHDL語言的使用。隨著所設(shè)計(jì)電路規(guī)模的增大，對有限的芯片資源的利用率問題就顯得尤其重要。在不影響速度要求前...

VHDL 編碼 2017-06-06

IC設(shè)計(jì)工程師需要這樣牛X的知識架構(gòu)

　　剛畢業(yè)的時候，我年少輕狂，以為自己已經(jīng)可以獨(dú)當(dāng)一面，廟堂之上所學(xué)已經(jīng)足以應(yīng)付業(yè)界需要。然而在后來的工作過程中，我認(rèn)識了很多牛人，也從他們身上學(xué)到了很多，從中總結(jié)了一個IC設(shè)計(jì)工程師需要具備的知識架構(gòu)，想跟大家分享一下...

IC設(shè)計(jì) VHDL 2017-06-05

基于FPGA的串行通信控制系統(tǒng)的設(shè)計(jì)

在Altera Cyclone II平臺上采用“自頂向下”的模塊化設(shè)計(jì)思想及VHDL硬件描述語言，設(shè)計(jì)了串行通信控制系統(tǒng)。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上，進(jìn)行在線編程調(diào)試，...

模塊化設(shè)計(jì) 串行通信控制系統(tǒng) 2017-06-05

TPC碼譯碼器硬件仿真的優(yōu)化設(shè)計(jì)

介紹一種TPC碼迭代譯碼器的硬件設(shè)計(jì)方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結(jié)構(gòu)，使用VHDL硬件描述語言，實(shí)現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過硬件測試激勵來實(shí)時測量所設(shè)計(jì)迭代譯碼器的誤...

TPC碼迭代譯碼器 VHDL 2017-06-05

VHDL設(shè)計(jì)是行為級設(shè)計(jì)，所帶來的問題是設(shè)計(jì)者的設(shè)計(jì)思考與電路結(jié)構(gòu)相脫節(jié)。實(shí)際設(shè)計(jì)過程中，由于每個工程師對語言規(guī)則和電路行為的理解程度不同，每個人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結(jié)構(gòu)更是...

行為級設(shè)計(jì) VHDL 2017-06-05

基于VHDL的旋轉(zhuǎn)編碼器接口電路的實(shí)現(xiàn)

用VHDL語言設(shè)計(jì)的增量式旋轉(zhuǎn)編碼器接口電路，實(shí)現(xiàn)了四倍頻、雙向計(jì)數(shù)的功能以及與單片機(jī)的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時序仿真結(jié)果。本設(shè)計(jì)在角度測量、位移測量和高度測量等方面有廣泛的應(yīng)用價值...

旋轉(zhuǎn)編碼器 VHDL 2017-06-05

同步數(shù)字復(fù)接的設(shè)計(jì)及其FPGA技術(shù)實(shí)現(xiàn)

在簡要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上，采用VHDL語言對同步數(shù)字復(fù)接各組成模塊進(jìn)行了設(shè)計(jì)，并在ISE集成環(huán)境下進(jìn)行了設(shè)計(jì)描述、綜合、布局布線及時序仿真，取得了正確的設(shè)計(jì)結(jié)果，同時利用中小容量的FPGA實(shí)現(xiàn)了同步數(shù)字復(fù)接...

同步數(shù)字復(fù)接 VHDL 2017-06-05

VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用方案

將VHDL與醫(yī)學(xué)相結(jié)合，勢必成為電子自動化設(shè)計(jì)（EDA）一個全新的研究方向，本文主要研究將EDA通過VHDL應(yīng)用于醫(yī)學(xué)，以對脈搏的測量為例，以實(shí)現(xiàn)數(shù)字系統(tǒng)對人體多種生理活動及生理反應(yīng)的直觀精確測量。...

EDA技術(shù) VHDL 2017-06-05

基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理

在交流伺服驅(qū)動系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設(shè)計(jì)原理，該電路由4倍頻細(xì)分、辨向電路、計(jì)數(shù)電路組成，信號處理模塊通過VHDL語言實(shí)現(xiàn)。...

交流伺服系統(tǒng) VHDL 2017-06-05

基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)

介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA予以實(shí)現(xiàn)。...

VHDL 數(shù)字鎖相環(huán) 2017-06-05

步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序設(shè)計(jì)

本文給出了步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序。...

步進(jìn)電機(jī) VHDL 2017-06-05

基于VHDL的HDB3編碼器設(shè)計(jì)

利用四進(jìn)程和結(jié)構(gòu)化設(shè)計(jì)兩種不同的VHDL程序設(shè)計(jì)方法，對HDB3編碼器進(jìn)行了設(shè)計(jì)、實(shí)現(xiàn)和功能分析。設(shè)計(jì)的兩種編碼器在Quartus Ⅱ7．2中進(jìn)行了功能分析，并且下載到EP2C5T144C6中實(shí)現(xiàn)了HDB3編碼轉(zhuǎn)換功能。...

VHDL HDB3編碼器 2017-06-05

SDRAM控制器的設(shè)計(jì)與VHDL實(shí)現(xiàn)

介紹了SDRAM的存儲體結(jié)構(gòu)、主要控制時序和基本操作命令，并且結(jié)合實(shí)際系統(tǒng)，給出了一種用FPGA實(shí)現(xiàn)的通用SDRAM控制器的方案。...

VHDL 狀態(tài)機(jī) 2017-06-05

數(shù)字變頻的FPGA實(shí)現(xiàn)

本文介紹了數(shù)字下變頻的組成結(jié)構(gòu)，并通過一個具體的實(shí)例，給出了FPGA實(shí)現(xiàn)的具體過程。...

數(shù)字變頻 VHDL 2017-06-05

基于FPGA的數(shù)據(jù)并轉(zhuǎn)串SPI發(fā)送模塊的設(shè)計(jì)

SPI 接口應(yīng)用十分廣泛，在很多情況下，人們會用軟件模擬的方法來產(chǎn)生SPI 時序或是采用帶SPI 功能模塊的MCU。但隨著可編程邏輯技術(shù)的發(fā)展，人們往往需要自己設(shè)計(jì)簡單的SPI 發(fā)送模塊。本文介紹一種基于FPGA 的將并...

SPI VHDL 2017-06-05