EEPW
技術(shù)應(yīng)用
DFT 隨著電子電路集成度的提高,電路愈加復(fù)雜,要完成一個(gè)電路的測試所需要的人力和時(shí)間也變得非常巨大。為了節(jié)省測試時(shí)間,除了采用先進(jìn)的測試方法外,另外一個(gè)方法就是提高設(shè)計(jì)本身的可測試性。其中,可測試性包括兩個(gè)方面:一個(gè)是可控制性,即為了能夠檢測出目的故障(fault)或缺陷(defect),可否方便的施加測試向量;另外一個(gè)是可觀測性,指的是對電路系統(tǒng)的測試結(jié)果是否容易被觀測到。 在集成電路(Integrated Circuit,簡稱IC)進(jìn)入超大規(guī)模集成電路時(shí)代,可測試性設(shè)計(jì)(Design for Test,簡稱DFT)是電路和芯片設(shè)計(jì)的重要環(huán)節(jié),它通過在芯片原始設(shè)計(jì)中插入各種用于提高芯片可測試性(包括可控制性和可觀測性)的硬件邏輯,從而使芯片變得容易測試,大幅度節(jié)省芯片測試的成本。
HBM4競爭格局生變
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DFT 離散傅氏變換(DFT) 離散傅立葉變換(DFT)